技术长文：定制芯片是怎么做出来的——芯片的边缘长不长，决定了谁赚钱
本页目录（7 节）
日期：2026-08-17 类型：技术长文（讲透机制） 配套：自研 ASIC 技术卡（里程碑对表在那边）、Marvell、博通、英伟达、台积电
一、开门：一条报道让两只股票反向
先把场子说清楚
一家超大厂（谷歌、亚马逊、Meta 这类自己建数据中心的公司）要算力，有两条路。
第一条是买现货：从英伟达买 GPU。好处是通用、软件生态成熟、马上能用；坏处是贵，而且定价权在卖方。
第二条是定制一颗自己的芯片——业内叫 XPU 或定制 ASIC（专用集成电路）。它只跑自己那几种负载，去掉用不上的功能，单位算力的成本和功耗可以低得多。谷歌的 TPU 就是这条路上跑得最久的例子。
定制的便宜从哪来，得说清楚，否则后面的账没法算。省下的钱有三块：一是去掉用不上的东西——通用 GPU 要照顾图形、科学计算、各种精度和各类客户，这些电路在一颗只跑推理的芯片里全是浪费的面积和功耗；二是按自己的负载配比——自家模型需要多少算力配多少内存带宽，比例可以调到刚好，而买现货只能接受别人定好的比例；三是不用付卖方的毛利——英伟达的毛利率在 70% 以上，这一块对买方是纯成本。
代价同样具体：一次性工程费是几亿美元级，从立项到量产要一年半到两年，软件栈得自己养，而且量不够就摊不平——同样的工程费，出一百万颗和出十万颗，单颗成本差一个量级。所以定制芯片是一门规模游戏：只有负载足够大、足够稳定、足够长期的玩家才玩得起。这也解释了为什么客户名单永远只有那么几家。
关键在于："自己做芯片"从来不是自己一家做。 超大厂出架构和需求，真正把它变成一颗能量产的芯片，要找设计伙伴合作——博通和 Marvell 就是这门生意的两家主角，两家合计占了这个市场的九成以上 [T2]。台系的世芯（Alchip）和创意电子（GUC）做同类的交钥匙服务。
这门生意怎么收钱：一次性工程费（把芯片设计出来、流片、验证，按项目收）加上按颗收的芯片钱。它的特点是资本轻——买晶圆、建产能、承担库存风险的多半是客户那一侧，设计伙伴卖的是 IP 和工程能力。这就是为什么博通的毛利率能到 78% 上下，比英伟达还高 [T2]。
争的是什么
2026 年 4 月，一则"Marvell 将参与谷歌定制 AI 芯片"的报道让 Marvell 当天大涨、博通下跌 [T2·CNBC]。市场的定价逻辑很直接：定制芯片的故事＝谁拿到了哪个大客户的订单。
这篇文章要提出的问题是：如果你把一颗定制芯片拆开看它到底由哪些东西拼成，"拿订单"这道工序，恰恰是整条链上最软的一层。
而最硬的那一层，几乎从不出现在叙事里——它叫 SerDes，藏在芯片的边缘上。为什么它硬、为什么它决定了谁赚钱，得从一个几何问题讲起。
二、物理链条：算力按面积长，接口按周长长
2.1 芯片内部是宽马路，出了门只剩独木桥
芯片内部搬数据靠的是并行：几百上千根金属线并排铺着，一次同时送几百个比特。这在芯片内部很便宜——线又短又细，随便铺。
但数据要离开这颗芯片去找另一颗芯片时，情况完全变了。芯片对外的通道要经过封装的引脚、基板的走线、电路板的铜箔，每一根都占面积、耗电、还会互相串扰。你不可能把内部那几百根线原样接出去——引脚不够、功耗爆炸、串扰会把信号搅烂。
于是只能反过来做：把那几百根线上的数据，挤进少数几根线里，用极高的速度串着发出去，对面再还原成宽马路。干这件事的电路叫 SerDes（串行器/解串器）。今天一条通道跑 224G（每秒 2240 亿比特），下一代目标 448G。
2.2 一条不等式，决定了这一切
这里有一个几何事实，是本篇最深的一层：
算力是按面积长的，接口是按周长长的。
芯片上能塞多少计算单元，取决于面积——面积翻倍，算力大致翻倍。但数据只能从芯片的边缘出去（业内把这段可用边缘叫"海岸线"），而边长的增长远慢于面积：一个正方形边长扩到 1.41 倍，面积就翻倍了。
结果是每一代芯片算力翻倍，可用的海岸线几乎没变长。 要让翻倍的算力有相称的对外带宽，只剩一条路：让每根线跑得更快。
这就是 SerDes 速率必须一代代往上顶的物理理由——不是因为工程师喜欢挑战，是因为几何不允许别的解法。
而且抢这条海岸线的不止一家。一颗 AI 芯片的边缘上至少挤着三种东西：对外通信的 SerDes、接高带宽内存的物理层（内存要贴在旁边，接口极宽，占的边缘尤其多）、以及片间互连（如果这颗芯片是由几块小芯片拼起来的）。算力想再翻一倍，这三样都想多要一点边，而边就那么长。
理解了这一点，就能理解为什么先进封装会从"后道工序"变成战略资源：把内存和小芯片直接叠在旁边甚至上面，本质上是在给这颗芯片"造新的海岸线"。
2.3 提速的代价：那根线变成一个充满敌意的模拟环境
速率顶到 224G 时，前一篇讲过的所有麻烦全来了：频率越高，铜的损耗越大（趋肤效应和介质损耗）；同时电平挤得越密，能容忍的噪声越小。信号到了对面已经几乎认不出原来的样子。
所以现代 SerDes 里必须塞进一整套信号处理：前馈均衡（发出去之前先按信道的"脾气"把波形预先扭曲，让它到达时正好被扭正）、判决反馈均衡（用刚判出来的比特反推它对后面比特的干扰再减掉）、时钟恢复、纠错。
换句话说，SerDes 自己已经变成了一颗小型信号处理器。 它吃芯片面积、吃功耗，而且这套东西堆人堆不出来——它是模拟与混合信号的功力，要在真实硅片上一代代磨出来。这正是它成为护城河的原因：换 SerDes 供应商，等于整颗芯片重新设计、重新流片。
2.4 死胡同：448G 还在路上，而铜的距离已经掉到半米以下
下一代 448G 的规范还在制定，业内的说法是完成过半，早期验证在 2026–2027 [T2]。而同一时期，无源铜缆在 448G 下的可用距离预计掉到 0.5 米以下（见光互连那篇）。
两件事撞在一起的含义是：即使 SerDes 把速率顶上去了，那根铜线也已经短到接不到任何有用的地方。
2.5 于是被迫换代：要么把接口搬近，要么换掉介质
只剩两条路，而它们正在同时发生：
- 把接口搬近：不再让信号跑到板子上，而是把一颗大芯片拆成几颗小芯片（chiplet）封装在一起，彼此之间用极短的片间互连通信。距离从厘米级缩到毫米级，损耗骤降。行业为此定了一个公开标准叫 UCIe。
- 换掉介质：把光直接引到芯片旁边甚至芯片上，用光替代那段铜。Marvell 在 2025 年 12 月宣布收购 Celestial AI 押的就是这条路 [T2]。
这条链闭合了：内部并行 → 出不去（引脚、功耗、串扰）→ 必须串行 → 算力按面积长而海岸线按周长长 → 只能一代代提速 → 224G 之后那根线变成模拟地狱、448G 尚未收敛、铜距离掉到半米以下 → 只能把接口搬近（小芯片）或换成光。
它给出的判断是：定制芯片这门生意里，真正稀缺的是"让数据出得去"的能力，而不是"把模块拼成一颗芯片"的能力。
三、岔路口档案：一张用价格标好硬度的能力清单
Marvell 今天的能力几乎全是买来的。把这几笔按时间排开，会看到一件很有意思的事。
| 时间 | 买了什么 | 价格 | 买到的是哪一层 | 出处 |
|---|---|---|---|---|
| 2018-07 完成 | Cavium | 约 60 亿美元 | 从存储控制器转向基础设施处理器 | [T2·多家媒体] |
| 2019-11 完成 | Avera（格芯的 ASIC 业务） | 5.975 亿美元现金，另有最多 9,000 万或有对价 | "定制 ASIC 设计服务"这门生意本身 | [T1·Marvell 公告] |
| 2021-04 完成 | Inphi | 约 100 亿美元现金加股票 | 光 DSP——今天最硬的一块 | [T1·Marvell 公告] |
| 2021-10 完成 | Innovium | 约 10 亿美元全股票 | 以太网交换芯片 | [T2] |
| 2025-12 宣布 | Celestial AI | 至少 32.5 亿美元（达标可至 55 亿） | 押"机柜内互联走光" | [T2·CNBC 等] |
把 Inphi 和 Avera 放在一起看：一笔 100 亿，一笔不到 6 亿。相差约十七倍，而它们恰好分别是这条链上最硬和最软的两层。
价格在这里不是估值判断，是能力可获得性的市场定价：光 DSP 那种模拟功力，市面上只有那么一家现成的，所以贵；而"把 IP 拼成一颗芯片交付给客户"的设计服务团队，是可以从一家代工厂手里按不到 6 亿买走的资产。
这也顺带说明了一件反直觉的事：Marvell 最硬的那层护城河，本身是用钱买来的——所以它对追赶者的阻挡力，没有"几十年自己长出来"的东西那么绝对。博通同样能买、能自研（它的 1.6T 光 DSP 产品线就在 2026 年推进）。所以这一层的正确描述是"追赶要以年计"，不是"回不去"。
同一门生意，三种活法，把它们并排看比单看一家清楚得多：
- 博通：不是靠收购拼出这门生意的，它本来就有定制芯片业务，再顺着最大的那个客户一代代长出来。它卖的是深度绑定——和客户一起定义芯片长什么样。
- Marvell：用五年时间买齐一套 IP 阶梯（从最软的设计服务到最硬的光 DSP），卖的是"我这里什么都有，你不用到处找"。
- 台系的交钥匙服务商（世芯、创意电子）：依附代工厂生态，卖的是流片与量产的执行力，交钥匙业务已占其收入的绝大部分 [T2]。
三种活法对应三种脆弱性：绑定型怕客户把能力收回去自己做；组装型怕其中某一格 IP 被标准化摊平；执行型怕代工厂产能与价格的波动。没有一种是安全的，只是死法不同。
真正回不去的是另一头：博通做谷歌 TPU 做了很多年，它掌握的是架构本体——客户的芯片长什么样、怎么演进，有它的份。这种位置不是靠一笔收购能买到的，它靠的是连续多代产品的共同演进。
四、解剖图：一颗定制芯片，每道工序谁在做
| 环节 | 干什么 | 谁做 | 换人成本 |
|---|---|---|---|
| 架构与规格 | 这颗芯片要跑什么、长什么样 | 客户（超大厂）为主 | — |
| 计算核心 | 真正做运算的那部分逻辑 | 客户或伙伴，视合作深度 | 高（这是客户的命根） |
| IP 阶梯 | SerDes、内存物理层、片间互连、片上存储编译器 | 设计伙伴的核心资产 | 极高——换了要重新流片 |
| 后端物理实现 | 把电路图变成真实版图：布局布线、时序收敛、电源完整性 | 伙伴（人力密集） | 中（工程量大，但可换团队） |
| 封装与基板 | 把裸片和高带宽内存拼成一个可用的整体 | 台积电、封测厂 | 极高——受产能名额限制 |
| 量产测试 | 保证出货的每颗都能用 | 伙伴 + 封测厂 | 中 |
| 晶圆采购与供应链 | 谁掏钱买晶圆、承担库存 | 视合同而定 | — |
最后一行值得单独说，因为它决定了财报长什么样，却常被当成技术问题：如果客户自己买晶圆，设计伙伴的收入里就不含硅片成本——收入低、毛利率高；如果伙伴代买，收入被做大、毛利率被摊薄。同一门生意，两种合同写法能给出完全不同的报表长相。 看定制芯片公司的收入增长时，先问是哪种。
封装名额是另一个硬约束：先进封装产能有限、要提前很久预订——台积电的关联设计服务商已在为 2027 年预订数万片先进封装晶圆 [T2]。没有名额，设计得再好也出不了货。
4.1 "后端物理实现"到底在干什么，为什么它是人力活
设计一颗芯片，前半段是画逻辑（这个模块干什么、和那个模块怎么连），后半段是把逻辑变成真实的版图——每一个晶体管摆在硅片的哪个位置、每一根金属线怎么绕过去。这后半段叫后端，它要同时满足三类互相打架的要求：
- 时序收敛：信号从一个寄存器跑到下一个寄存器，必须在一个时钟周期内到达。有几百万条这样的路径，只要有一条超时，芯片就跑不到目标频率。改了一处布线，别处的时序又可能坏掉——这是一个反复迭代、越到后期越难的过程。
- 电源完整性：几百亿个晶体管同时开关，瞬间电流的涨落会让局部电压塌下去（业内叫电压下陷），逻辑就会出错。所以要在版图里织进一整张供电网络，并留出去耦电容。
- 散热与串扰：热点会让局部时序漂移；密集的高速线之间会互相干扰。
这套活的特点是：它极其耗人、极其耗工具机时，但它的方法是公开的。 用的是商用 EDA 工具，做的是所有人都知道该做的事——难点在工程量和经验，不在"别人不知道怎么做"。这就是"软"的确切含义：不是不难，是不独占。
4.2 但有一件事让设计伙伴没那么容易被换掉：流片不能错
一颗先进制程芯片的一次流片，光是掩模一套就要几千万美元级别，加上流程时间，一次重做（业内叫 re-spin）通常意味着几个月和一大笔钱。而客户的产品计划是按季度排的——晚三个月，可能整代产品就错过了部署窗口。
所以客户买的其实不只是设计能力，是"一次做对"的记录。 一家有多代量产经验的伙伴，知道哪些角落容易出问题、哪些工艺参数要留多少余量、量产测试要怎么设计才能筛掉早期失效。这些东西写不进 IP 清单，但它是真实的转换成本。
这一条对前面的结论是个必要的修正："设计服务软"指的是它的技术不独占，不是说客户可以随手换人。 硬的是 IP 阶梯，软的是工序本身，而中间还夹着一层由记录和信任构成的黏性——它比合同强，比 IP 弱。
4.3 还有一道容易被当成杂活的工序：测试
当一颗芯片是"拼"出来的——几块裸片加上几摞高带宽内存封在一起——测试的性质就变了。
因为封装是不可逆的：一旦把四块裸片和八摞内存永久地贴在同一个基板上，其中任何一块是坏的，整个成品全废，连同那些本来完好的裸片一起。而这些裸片每一块都已经用最贵的制程做过一遍。
所以在拼之前，必须先确认每一块都是好的——业内把这件事叫"已知良品"。难点在于：裸片还没封装时，触点极小极密，要在这种状态下把一块高速芯片测到有把握，本身就是一门工艺。测试因此从末端的质检，变成了决定成本的前置工序：测得不够狠，废在封装环节；测得太狠，机时成本和良率损失都上去。
这也是"拼芯片"这条路的隐性代价——先进封装那张卡讲的是产能，这里讲的是同一条路上的良率账。
值卡在哪：IP 阶梯（换了要重新流片）和封装名额（有钱也未必买得到）。后端实现与项目集成是人力密集的工程活——它决定项目成不成，但不决定谁不可替代。
五、未决岔路
5.1 标准化会不会把最硬的那层摊平
片间互连原本是各家的私有技术，谁做得好谁有优势。但 UCIe 是个公开标准——标准化的意思是"谁都能用"，它降低了整个行业的门槛，同时也稀释了私有方案的相对优势。
这是一把双刃剑，而且方向不明：标准跑得越快，IP 阶梯上"片间互连"这一格就越不值钱；但标准也让小芯片这条路更快铺开，把 SerDes 的需求推得更高。
5.2 海岸线不够用的下一步：把互连本身变成一颗芯片
顺着 2.2 那条不等式往前推，有一个还没被市场充分定价的可能：当边缘实在不够用，行业会把"负责通信的那部分"单独做成一颗小芯片——计算裸片专心算，旁边贴一颗专门负责对外收发的伴生裸片，两者用极短的片间互连相连。
这样做的好处很直接：通信裸片可以用更适合模拟电路的成熟制程（不必跟着计算裸片一起上最贵的节点），还能在多个产品之间复用。
如果这条路走通，IP 阶梯上的那几格就会从"卖 IP 授权"变成"卖芯片"——同一份能力，收入模式和毛利结构完全不同。这也是判断这门生意长期形态时，比"谁拿到订单"更值得盯的一件事。
5.3 客户会不会把这件事收回去自己做
超大厂已经在建自己的芯片团队。如果它们把架构、后端一路吃下去，设计伙伴就会从"合作方"降级为"IP 供应商"——收入模式从按项目加按颗，变成卖 IP 授权。这不是技术问题，是分工边界的移动，而它对报表的影响远大于对技术的影响。
5.4 该盯什么、什么时候裁决
| 要看什么 | 时点 | 兑现说明什么 |
|---|---|---|
| 448G 规范收敛与早期验证 | 2026–2027 | 按期＝海岸线还能再撑一代；延后＝小芯片与光的替代更早发生 |
| UCIe 的实际采用度（真有跨厂商互连产品出货） | 2026–2028 | 广泛采用＝私有片间互连的溢价被摊平 |
| Celestial 的光互连能否按 FY28 出货并达到宣称指标 | 2027–2028 | 兑现＝机柜内互联走光这条路真的成立 |
| 先进封装名额的分配 | 每季 | 名额＝出货上限，比设计能力更早成为瓶颈 |
| 合同里谁买晶圆 | 每次大单 | 决定收入口径与毛利率——报表变化可能与技术无关 |
六、技术因果与对投资的含义
卡住谁：所有想用定制芯片替代通用 GPU 的超大厂。它们的芯片好不好用，取决于数据出不出得去（SerDes 与片间互连）和有没有先进封装名额——这两样都不在它们自己手里。
一个容易被忽略的传导：定制芯片这条路走得越猛，对先进封装和高带宽内存的需求就涨得越快——因为每一颗定制芯片同样要靠封装来"造海岸线"、靠内存来喂数据。所以"超大厂自研"这件事对英伟达是竞争，对上游的封装与内存却是纯增量：无论最后是谁的芯片赢，那几道工序都要走一遍。
利好谁：握着 IP 阶梯最硬那几格的公司，以及先进封装产能的持有者。最不稀缺的是"设计服务"本身——它是工程能力与合同，不是锁定。
→ 一句话：定制芯片的价值自下而上递减——SerDes 与信号完整性（硬）→ 片间互连与各类 IP（强但正被标准化稀释）→ 后端实现与项目集成（人力活，软）；而市场的定价叙事往往押在最软的一层上。详细估值、多空与盯什么见 Marvell、博通、英伟达，以及 MRVL 定价关键。本篇不写点价、不做估值。
诚实边界
- 份额与毛利率的对比是二档转述（两家合计约九成、2027 年份额预测、毛利率约 78% 对约 73%），够用来说明市场结构，不作承重计算。
- 本篇不判断谁会拿到哪个客户的订单。那是新闻和公司卡的事；这里只回答"拿到了之后，赚的是哪一层的钱"。
- 收购价格用来标注能力的可获得性，不是估值判断——十七倍的价差说明的是市场当时认为哪种能力更难买到，不代表今天两层的相对价值。
- 与光互连那篇的分界：那篇讲机柜之间与机箱内的"最后十厘米"，本篇讲芯片边缘。两篇在"铜到头了"这一点上接头，但讲的不是同一段路。
- 没有写的：具体的 SerDes 电路结构、高带宽内存的物理层、EDA 工具链的位置——EDA 是这条链上另一个空白，留给后续。
<details> <summary>维护日志</summary>
- 2026-08-17 建篇，接棒
报告/2026-技术专题-Marvell的技术护城河.md（2026-06-29）。换了对象：旧篇写的是"某一家公司在工程上强在哪"，按新分类，公司该由公司卡与估值报告承担，长文的对象必须是一项技术——所以本篇改写成"定制芯片是怎么做出来的"，Marvell 与博通是其中的角色。旧篇的分层结论（IP 阶梯自下而上递减、叙事押在最软的一层）被保留并给了物理依据；新增的是海岸线不等式、收购价差与硬度的对应、以及晶圆采购口径这条与报表直接相关的分岔。旧篇作为快照保留不改。
</details>
来源（档级按 数据来源与可靠性.md 第八节）
- T1·公司原文：Marvell 完成收购 Avera（5.975 亿美元现金 + 最多 9,000 万或有）；Marvell 完成收购 Inphi；Marvell 2nm 片间互连 IP；Ara 1.6T 光 DSP 产品说明
- T2·行业媒体：CNBC：Marvell 参与谷歌定制芯片的报道与当日股价反应；CNBC：收购 Celestial AI（至少 32.5 亿、达标可至 55 亿）；Innovium 约 10 亿美元全股票；Cavium 约 60 亿美元；设计伙伴双寡头与资本轻的经济结构（毛利率对比、两家合计份额）；Tom's Hardware：定制 ASIC 现状；SemiEngineering：448G 的调制、DSP 与信道取舍；DIGITIMES：448G 被视为铜的最后战场、规范完成过半；创意电子为 2027 预订先进封装产能
- 通识性机制（并行转串行的必要性、海岸线与面积的不等式、均衡与时钟恢复）：数字与混合信号设计通识，未逐条引源。
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